Eine zyklische Unterbrechung des Normalbetriebs bei DRAMs, während der alle Speicherzellen gleichzeitig (alle 8 ms) refreshed werden. Dabei ist allerdings der Speicher für 100 üs blockiert. Besser ist es daher, den Refresh gleichmäßig zu verteile...
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Eine zyklische Unterbrechung des Normalbetriebs bei DRAMs, Wärend der alle Speicherzellen gleichzeitig (alle 8 ms) refreshed werden. Dabei ist allerdings der Speicher für 100 s blockiert. Besser ist es daher, den Refresh gleichmig zu verteilen; siehe cycle stealing und hidden refresh.
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